困住英伟达的封装技术？台积电详解CoWoS-L，分享芯片未来

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编者按

以下内容都是来自台积电相关技术人员在ISSCC 2023上的论文或者发表的演讲。其中前半部分说明了台积电今年的新技术CoWoS-L，该技术是英伟达最新GPU上采用的关键技术。

早前曾有新闻指出，因为这项技术的良率低，影响了英伟达的新产品进度。但最后英伟达出来否认了相关传言，并表示责任都归英伟达，由此可以看出这个技术的重要性。

在本文后半部分，我们分享的《半导体行业的现在与未来》来自Kevin Zhang在ISSCC 2023年的演讲。希望这些资料能够给大家提供参考。

以下为文章正文:

片上基板是一种先进的封装技术，用于制造高性能计算(HPC)和人工智能(AI)组件。作为一种高端系统级封装(SiP)解决方案，与传统的多芯片模块(MCM)相比，它能在紧凑的平面图内以并排方式实现多芯片集成。要在封装中容纳更多的有源电路和晶体管，以提高 SIP系统的性能，扩大interposer 面积是关键因素之一。通过四掩模拼接技术，基于 Si interposer 的 CoWoS-S 已开发出 2500 平方毫米的interposer 面积。然而，前所未有的interposer 面积给产量和制造带来了重大挑战。如何克服interposer尺寸的限制变得非常重要。

在前半部分中，我们介绍了 CoWoS 系列中的一种新架构 CoWoS-L，以解决大型interposer缺陷导致的良率损失问题。CoWoS-L 的interposer 层包括多个本地硅互连 芯片和全局再分布层 (RDL)，形成一个重组interposer 层 (RI)，以取代 CoWoS-S 中的单片硅interposer 层。LSI chiplet 继承了硅interposer 的所有诱人特性，保留了亚微米级铜互连、硅通孔 (TSV) 和嵌入式深沟电容器 (eDTC)，以确保良好的系统性能，同时避免了与一个大型硅interposer 相关的问题，如良率损失。此外，在 RI 中还引入了穿绝缘体通孔 (TIV) 作为垂直互连，以提供比 TSV 更低的插入损耗路径。CoWoS-L 采用 3 倍reticle size(约 2500 平方毫米)的插接器，搭载多个 SoC/芯片模组和 8 个 HBM，已成功进行了演示。报告了电气特性和元件级可靠性。稳定的可靠性结果和出色的电气性能表明，CoWoS-L 架构将延续 CoWoS-S 的扩展势头，以满足未来面向高性能计算和人工智能深度学习的 2.5D SiP 系统的需求。

一、简介

近年来，人工智能以前所未有的速度蓬勃发展。与深度学习和大数据分析相关的应用越来越多，推动了高性能计算系统带宽的增加。在高密度异构集成中，追求高带宽和低信号延迟的互连变得越来越关键。在近年来发展起来的先进封装和 3DIC 技术中，2.5D CoWoS 平台因其独特的大集成面积、高带宽内存(HBM)兼容性以及丰富的无源器件和互连器件选择而被 HPC 和人工智能系统广泛采用。

在典型的 CoWoS 工艺中，已知良好逻辑 SoC 的顶层芯片和 HBM 通过间距约为 30 至 60 um 的微凸块并排集成在 Si 夹层晶圆上。在采用上述片上晶圆(CoW)工艺之前，在晶圆厂环境中用多层互连、TSV 和 eDTC 对 Si 中介层进行预成型。然后，根据interposer 尺寸将 CoW 晶圆切割成单个 CoW 模块，并组装到封装基板上，形成 SiP。在top die和基板之间引入硅interposer 层可实现更细的互连间距和更短的水平路径，从而确保更好的信号完整性(SI)和电源完整性(PI)。

在前几代 CoWoS 产品中，开发出了双掩模和四掩模光刻拼接技术，可将硅互联器的面积扩大到相当于三个完整reticle size。请注意，本文将一个reticle size定义为 ~830 mm2，即 25.52 mm x 32.52 mm，这是光刻扫描仪的最大可访问区域。CoWoS-S 是一种基于interposer的 CoWoS 技术，已获得 3 个 SoC/chiplet 芯片和 8 个 HBM 的最高认证。虽然不断增大interposer尺寸仍是下一代 CoWoS 扩展到 4 倍(约 3300 平方毫米)的一种选择，但生产率和可靠性方面的挑战也随之而来。光刻工艺的复杂性超出了 4 掩膜拼接的范围，这给插层制造带来了巨大的吞吐量损失。控制不同掩膜场边界的拼接误差也是一项挑战。

此外，如此大尺寸的单片硅interposer 层也会带来良率问题，尤其是每个晶圆的总芯片数正急剧下降至3倍以上。因此，将 CoWoS-S 扩展到四倍reticle size或更大，在生产和可靠性方面极具挑战性。

在本文中，CoWoS-L 架构被证明是解决 CoWoS 封装扩展所带来的生产率问题的可行平台。多个基于硅的 LSI 芯片被重组在一个基于模塑化合物的插接器中，以取代单一的硅插接器。这种创新的 RI 结构为 CoWoS-L 带来了许多优势，如无掩模缝合 d 和良率。根据图 1 所示的技术路线图，CoWoS-L 的推出将继续保持 CoWoS 扩展演进的势头，并为充满活力的高性能计算行业带来更多应用。

二、 COWOS-L

CoWoS-L 封装由 3 部分组成，即top die、重组插层和基板。图 2 展示了 CoWoS-L 封装的方案。Top die通过细间距微凸块并排粘合在中介层上。中介层在承载所有top die以形成片上晶圆(CoW:chip-on-wafer)方面发挥着重要作用，而 LSI 芯片则是芯片与芯片之间对话最多的部分。中介层的上下两面都包含一个RDL层，分别用于微凸块和C4凸块布线。由模塑化合物(molding compound)包围的 TIV 提供了从基板到顶层芯片的直接垂直路径，插入损耗低。最后，将 CoW 芯片粘合到基板上，完成 CoWoS。

图 3 显示了 CoWoS-L test vehicle 的封装。封装和interposer的尺寸分别为 70mm x 76mm 和 43mm x 58mm。在 CoWoS-L 测试车中，设计了 3 个 SoC/chiplet 芯片和 8 个 HBM 进行结构验证。RI中嵌入了10多个LSI芯片。

CoWoS-L 是一种 “chip last”组装，即在top doe堆叠之前进行interposer 制造。图 4 展示了 RI 的工艺流程。首先，在载体晶圆上制造 TIV。在 LSI 芯片和 TIV 之间的间隙中填充模塑化合物，然后采用 CMP 工艺进行表面平面化。

一个 RDL 层是在interposer 正面制作的，用于将微凸块连接到 TIV 和 LSI 芯片。图 4-(d) 显示了 CoW 的工艺流程。带有为凸块的top die被粘接到interposer上，然后用底部填充物和模塑化合物进行填充和封装。如图 4(d)所示，在interposer背面还制作了另一个 RDL 层，然后形成 C4。图 4(e)-(f)描述了基片上(oS)工艺流程。与传统的凝胶型热界面材料(TIM:thermal interface material)相比，盖型封装在盖和 CoW 芯片之间插入了新型薄膜型热界面材料(TIM)，具有更好的散热效果。

图 5 展示了 LSI-1 和 LSI-2 的工艺流程。在制造 LSI-1 时，首先在 300 毫米硅晶片上制造 TSV 和一层单大马士革铜金属 。然后，用未掺杂硅酸盐玻璃(USG)作为介电层的双大马士革铜形成互连结构。在 LSI-1 金属方案中，双大马士革铜工艺提供的最小金属宽度/空间为 0.8/0.8微米，厚度为 2微米。

LSI-2 具有相同的 TSV 结构和 M1 金属方案。制造出 M1 层后，通过半添加工艺 ，以聚酰亚胺 (PI) 为介质层的铜 RDL 形成互连结构。SAP 铜 RDL 的最小宽度/空间为 2/2um，厚度为 2.3um。

最后，在 LSI 的顶部金属上制作铜 Via，作为与 RI 的正面 RDL 的连接。

第一代深沟电容器首次引入 CoWoS 平台，以提高电气性能。在早期开发中，采用第一代 eDTC 的 CoWoS 可将系统功率传输网络(PDN)阻抗降低 93%，第一电压骤降比不采用 eDTC 时降低 72%。此外，在 3.2 GHz 频率下，HBM 中 VDDQ 的同时开关噪声(SSN)比没有 eDTC 时降低了 38%。由于 SSN 降低了，信号完整性也得到了改善。带有 eDTC 的 CoWoS 平台有利于电源完整性和信号完整性。新一代 eDTC 的电容密度可达 1100 nF/mm2。

CoWoS-L 可提供比 CoWoS-S 更高的电容。CoWoS-L 采用多个 LSI 芯片，通过连接所有 LSI 芯片的电容，可以显著提高 RI 上 eDTC 的总电容。图 6 显示了 CoWoS-S 和 CoWoS-L 最大 eDTC 电容的比较。

三、电气性能和可靠性测试

图 7 显示了新一代 eDTC 的电容密度。电压应力后的电容密度约为 1100 nF/mm2，是第一代 eDTC 的 3 倍，是 MiM 电容器的 50 多倍。集成在 LSI 芯片中的 eDTC 的出色电气特性为 CoWoS-L 带来了出色的 SI 和 PI 性能。

CoWoS-L 提供两种 LSI 芯片:LSI-1 和 LSI-2，主要区别在于互连金属方案。为了研究两种金属方案的基本电气特性，我们设计了开尔文结构。图 8 显示了两种金属方案最小宽度时的电阻。

LSI 芯片在 HBM 和 SoC 之间进行芯片间通信。LSI 互连的信号完整性对于防止高速传输过程中的数据失真至关重要。图 10 显示了 LSI-1 和 LSI-2 金属方案的插入损耗。评估金属方案特性时使用了单端 GSG 图案。如图 9 所示，在高频率下，LSI-1 金属方案的 S21 低于 LSI-2 金属方案。

为了验证 CoWoS-L 的可靠性，我们设计了四种不同的菊花链类型:微凸块、TSV、TIV 和 C4 菊花链，以研究结构的完整性，如图 10 所示。μ 凸块菊花链最多可连接 100 个 μ 凸块。TSV 菊花链连接了数百个 TSV，用于分析 LSI 互连。连接 50 多个 TIV 的 TIV 菊链设计用于验证从 C4 到插片正面 RDL 的垂直互连。C4 菊链位于芯片拐角处，用于评估 C4 连接质量，该处在可靠性过程中显示出较高的应力。

CoWoS-L 封装的电气测量结果如图 11 所示。每个封装的偏差都很小，这表明其具有出色的电气性能和完美的集成方案。

CoWoS-L 的元件级可靠性测试遵循 JEDEC 标准。首先进行了湿度敏感级 测试，然后在 -40 oC 至 125 oC 温度条件下进行了 1500 次热循环测试 (TCG)，在 110 oC 温度条件下进行了 264 小时 85% 相对湿度的无偏高度加速应力测试 (u-HAST)，在 150 oC 温度条件下进行了 1500 小时高温存储测试 (HTS)。

如图 12 所示，可靠性测试后电阻没有明显变化。尽管中介层尺寸较大，CoWoS-L 结构仍通过了 JEDEC 的所有鉴定项目。由 LSI 芯片和模塑组成的创新插层结构减轻了作为应力缓冲器的基板和硅顶层芯片之间的 CTE 不匹配所产生的应力。

四、结论

本文成功开发并演示了重组插层面积达 2500 mm2的CoWoS-L。CoWoS-L 作为 CoWoS 系列中的一员，为满足高端产品的持续扩展要求提供了一种新颖的结构。集成 LSI-1 和 LSI-2 的独特结构为在一个封装中实现卓越的 SoC 到 SoC 以及 SoC 到 HBM 互联提供了设计灵活性。TIV 还为超高速数据传输带来了信号和电源完整性方面的优势，而无需担心通过 TSV 造成的插入损耗。考虑到 eDTC 的 “小芯片 ”优势，在相同缺陷密度的晶圆制造工艺条件下，eDTC 的利用变得更加高效。可靠性测试结果表明，CoWoS-L 具有稳健性和可制造性。总之，CoWoS-L具有强大的异构集成能力，可满足 HPC 和 AI 领域日益增长的需求。

半导体行业的现在与未来

半导体是当今数字经济的基础，为塑造人类历史轨迹的创新提供动力。以下内容重点介绍了半导体行业的最新进展，以支持永远改变我们生活的广泛应用。它深入了解了持续先进技术扩展的路径、设计技术协同优化 的重要作用，以及系统级集成如何将系统性能提升到新的高度。半导体的进步将推动人工智能 (AI)、高性能计算 (HPC)、无线连接和自动驾驶领域的许多新创新。

以下内容还提供了从低功耗和边缘 AI 设备到基于云计算的技术趋势。通过利用半导体的新功能，这些创新将大大提高生产力、效率、安全性以及可持续性。半导体行业确实正在经历“黄金时代”，推动经济显著增长，释放创新活力，为社会创造更美好的未来。

一、市场预期

在多年的 5G、AI 和 HPC 大趋势的支撑下，半导体需求的长期增长轨迹依然强劲，不受周期性和宏观经济挑战的影响。据预测，以下四个细分市场占这一近万亿美元业务的 95%:HPC 占需求的 40%，其次是智能手机占 30%，汽车占 15%，物联网 占 10%。

对于 HPC 应用，AI 已迅速成为未来的关键增长动力。生成式 AI 的前沿大型语言模型 的复杂性正在迅速增加，其计算需求也呈指数级增长:不到 2 年内增长了 10,000 倍。训练和运行这些模型的能源需求和碳足迹变得非常显著。显然，AI 在计算硬件能源效率方面的进步对于实现未来增长至关重要。

无线通信在多个参数上继续发展。更快的速度和更大的带宽支持对视频流、在线游戏和虚拟现实 等数据密集型应用日益增长的需求。先进的协议和标准提高了无线网络的可靠性和覆盖范围。更低的延迟实现了实时通信，例如自动驾驶汽车和远程医疗。以上所有因素都将推动高性能射频 (RF) 功能和低功耗计算需求。

四大趋势正在推动汽车行业半导体的增长。数字化转型正在使汽车更智能、更安全、更环保。下一代中央计算和区域电气/电子架构也将在需要高性能计算 SoC、传感器、网络和 RF 连接的软件定义汽车中发挥重要作用。

对于物联网，需要为各种类型的连接设备提供更加多样化的无线连接技术，涵盖短距离和长距离无线电，而低泄漏和开关功率对底层半导体技术提出了更严格的要求。

二、先进技术微缩

半导体工艺技术在过去几十年中经历了重大变革，这一趋势将持续到未来，如下图所示。光刻技术从单图案浸没式发展到双图案化，再到具有自对准特征的双图案化，以便打印越来越小的临界尺寸 。现在光刻技术已经进入 EUV 时代，间距不断缩小。到了 16nm 节点，器件架构从平面迁移到的 FinFET，大大改善了晶体管的静电性能。

今天，该行业通过过渡到纳米片器件继续缩小晶体管尺寸。光刻技术和器件架构、新材料、集成方案和新功能的进步将继续推动每一代技术未来产品在功率、性能和面积 方面的缩小。

展望未来，垂直堆叠 nFET 和 pFET 以创建所谓的 CFET 可以带来显着的密度缩放优势。除了 CFET 之外，低维沟道材料可以进一步增强尺寸和能效缩放。

除了工艺创新之外，DTCO 已成为通过定制技术定义来解决特定产品设计优化问题来提取最大值的关键。如下图所示，使用鳍片减少来降低标准逻辑单元高度是提高产品 PPA 的有效方法 。

在鳍片减少达到每个标准单元 2 个鳍片后，又迈出了一步，通过交织 2 个鳍片和 1 个鳍片标准单元来创建混合架构，以推动 PPA 优化。这些技术有助于缩放标准单元的垂直尺寸。为了缩小水平尺寸，除了减少接触多晶硅间距 外，标准单元之间的空白区域也一直是关注的重点，从双扩散断层(double diffusion break)转变为连续扩散(continuous diffusion)，再转变为单扩散断层(single diffusion break。有源区上的栅极接触是另一种有效减少复杂标准单元水平尺寸的方法，因为它允许更灵活的栅极拾取位置和信号连接。

片上静态随机存取存储器 缓存一直是支持移动、CPU、GPU、AI 和 HPC 中不断增长的计算性能的关键。过去二十年来，CMOS 的扩展已将 SRAM 位单元面积缩小了近 100 倍，从 130nm 节点缩小到 3nm 节点，如上图所示。

DTCO 在提高 3nm SRAM 性能方面发挥了关键作用。例如，负位线 写入辅助技术应用于将 HD SRAM 的 SRAM Vmin 降低 300mV 以上(如上图所示)。为了满足未来计算工作负载中日益增长的内存性能需求，SRAM 设计和缓存内存架构的系统技术协同优化 (STCO) 已变得至关重要。3D 芯片堆叠技术将缓存附加在高性能处理器之上，可显著提高带宽和功耗，并已应用于 HPC 产品。

随着上述技术的不断进步，过去十年来，PPA 的改善取得了长足进步。以功耗效率为指标，以 28nm 平面技术为参考，从 16nm 到最新的 3nm 一代 FinFET 技术已实现了 10 倍以上的改进，如上图左图所示。如果包括密度优势，那么从 28nm 到 3nm 的技术进步在短短十年内就带来了 Perf/Watt/mm2 80 倍以上的改进，如上图有图所示。这使得产品创新在 AI/HPC、移动、物联网和汽车应用领域蓬勃发展。

三、用在HPC和AI上的技术

除了上一节讨论的工艺创新之外，还有特定领域的工艺优化可以进一步改善 HPC 计算平台。例如，对于 CPU，超速或增加 VDD一直是提高性能的有效技术。然而，为了实现个位数百分比的频率改进，功耗会显著增加。通过优化晶体管设计，使其电压高于基准技术的标称条件，HPC 优化的 N4X 工艺在超速时表现出显著的速度提升，而泄漏增加非常有限。

除了芯片级的先进工艺技术开发之外，先进的封装和集成对于实现系统级性能也变得越来越重要。上图说明了 HPC 系统优化的最重要元素的总体视图。这些包括用于集成更多计算资源的先进封装技术、用于解决内存带宽问题的内存和逻辑集成、超越片上电容器的功率传输优化，以及使用硅光子学和共封装光学器件 解决 I/O 瓶颈。

多年来，已经开发了各种先进的封装和芯片级集成解决方案，包括 CoWoS、InFO和 SoIC 。这些集成方案可以在封装系统中集成超过 5000 亿个晶体管。3D SoIC 和 CoWoS技术使 类似AMD 先进 AI 加速器产品 MI300X 成为可能，该产品拥有 1530 亿个晶体管。

为了实现未来的系统扩展和性能，提高 3D 芯片间互连密度至关重要 )。在过去的几十年中，封装内芯片间的互连密度发展迅速。包括 SoIC、InFO 和 CoWoS在内的先进硅堆叠和封装技术继续积极缩小芯片间互连间距，有可能将 3D 互连密度再提高六个数量级。这些先进的集成功能可提高数据传输速率、减少延迟、优化功耗并提升计算系统的整体性能(图下所示)。

高效的电力输送是实现高性能应用的另一个关键因素。电力输送技术已经得到开发，以实现芯片和封装内的有效分配。SHDMiM电容器可以集成在芯片上或嵌入 CoWoS 中介层内，以改善封装内的电力输送。其他技术，例如更大(2,500mm2 中介层尺寸)CoWoS 模块中的嵌入式深沟槽电容器 (eDTC:embedded deep trench capacitor) 、有源逻辑层上的电容器以及集成稳压器，可改善电力输送并降低噪声，从而提高下一代系统或模块的性能。

最后，许多 HPC 工作负载可以受到 I/O 限制。对 HPC 和数据密集型应用的需求持续增长。高速 SerDes 设计对于高效传输大量数据至关重要。数据中心应用的高速信号传输将需要高于 224Gbits/s 的数据速率。然而，以这种速率实现高速链路面临两个主要挑战:功率效率和信号完整性，尤其是在处理高达 35-40dB 的插入损耗时。为了保持功率效率高于 5pJ/bit，均衡需要复杂的电路。CPO 有望提供超过 224Gb/s 的更高带宽密度和能效。借助 CPO，光子学可以集成到计算 SoC 附近，提供与电气 I/O 相当的能效，但覆盖范围更长。CPO 有望带来超过 170 倍的速度，但仅消耗 20% 的铜线互连功率。

此外，光通道比电通道更具可扩展性，因为数据可以在多波长或多模光纤中传输，然后复用到信号光纤中。

四、用在移动上的技术

自 20 世纪 80 年代无线革命以来，进入第五个十年，无线连接已成为移动设备和大多数物联网设备的标准功能。根据思科的分析 ，2022 年 71% 的边缘 IP 流量来自无线连接，这一比例将继续增长。由于电池容量有限，能源效率仍然是移动应用程序技术优化的首要要求，以延长电池寿命，这是用户体验的关键因素。

集成应用处理器 和蜂窝调制解调器的移动 SoC 不断发展。虽然实现更快的链接速度、更低的延迟和更好的能源效率仍然至关重要，但边缘 AI 技术在 AI 辅助 5G 和潜在的 AI 原生 6G 中的兴起，激发了专用 AI 加速器或神经处理单元 (NPU) 在移动 SoC 中的集成，以通过面部识别、照片增强、语言处理和实时场景分析等功能将用户体验提升到一个新的水平。所有新的和不断增长的计算需求继续推动产品技术向更先进的工艺节点迁移。

近年来，移动 RF TRX 芯片架构正在经历一场变革。为了适应全球日益增多的 5G-NR 频段、更宽的带宽和相应的复杂载波聚合组合，最新的 TRX 芯片集成了 3 个发射器和 20 个接收器。由于 RF TRX 和移动 SoC 之间的接口端口增加，移动 RF TRX 中的缓冲器/驱动器功耗显著增加，推动了移动架构的创新。如下图所示，位于 4G 移动 SoC 中的数据转换器被移至 5G-NR RF TRX，并添加了支持快速数据速率的 Serdes PHY，以整合和简化数字连接接口。这种架构变化导致移动 RF TRX 的数字内容显著增长，从而推动移动 RF TRX 从 28nm 技术迁移到 12nm FinFET，以便为功耗敏感的 5G 设备带来数字 PPA 缩放效益。

迈向下一代，6G 有望在更广泛的使用条件下以更好的能效、更快、更稳定的数据速度进一步扩展应用。对于 6G TRX 来说，TRX 芯片面积和功耗的增长趋势将继续，更多的 TRX 通道可以覆盖越来越多的频段，尤其是在 FR3中，并且有更多的数字内容可以执行即时连接控制(例如，复杂的载波聚合以提高数据速度，精细的占空比以降低功耗)。6G TRX 进一步向先进的 RF 技术(例如 6nm RF 技术)迁移，具有卓越的 RF 和模拟设备性能以及出色的数字 PPA 扩展，将成为市场领导者在即将到来的转型中抓住商机的重要一步。

五、汽车和 MCU

汽车正在经历一些根本性的转变，这些转变是由许多底层半导体技术推动的，包括强大的处理器、更先进的微控制器 和一类新的功率器件。

随着系统要求从简单的 MCU 发展到汽车内部复杂的 SoC，汽车处理器已成为一种独特的 IC 类别。此类 SoC 用于信息娱乐、高级驾驶辅助系统 和 Al 工作负载密集型自动驾驶 (AD) 系统。这些 SoC 需要更强大的 CPU、GPU 和 NPU，同时满足严格的功耗要求以限制冷却并延长电动汽车的行驶里程。

同时，任务配置文件要求这些 SoC 在更高的温度下运行更长的时间，并且质量水平达到“零缺陷”。因此，汽车级可靠性的高效计算是汽车处理器的首要特征。因此，它们需要专门定制的工艺技术来满足汽车应用的性能、功率和可靠性要求。汽车级先进逻辑技术已在 16nm、7nm 和 5nm 上得到开发，满足汽车 1 级可靠性和汽车每百万分之低缺陷率 的要求。随着越来越多的产品需要更高的性能和更节能的计算，3nm 先进节点的采用正在加速。新的 eNVM 将有助于加速技术扩展，以满足未来汽车的新架构要求。

六、传感器和显示器技术

图像传感器和显示器从根本上改变了人们交流和共享信息的方式。数码相机与智能手机的集成彻底改变了我们记录生活的方式。人们现在可以捕捉生活中的珍贵时刻并立即与亲人分享。每年都有数十亿个图像传感器被制造出来，这些传感器拍摄了数万亿张照片。2022 年全球拍摄的照片约为 1.5 万亿张。

使这成为可能的是传感技术的进步，从单个背照式传感器到多晶圆堆叠背照式传感器。

通过将光电二极管 和像素晶体管分离在不同的硅层或晶圆上，设计人员有更多的空间来优化像素性能，同时像素尺寸进一步缩小。2 层像素结构通过在有限的像素尺寸内访问更多的硅面积来增加满阱容量 (FWC) 并降低读出噪声 (RN)(如下图)。

此外，3 晶圆堆叠背面照明结构显著改善了电压域全局快门 传感器的占用空间，更好地集成了像素、存储、读出和处理电路(如下图)。这种小尺寸 CMOS 图像传感器 (CIS) 对于增强现实 (AR)/VR 应用至关重要 。

AR/VR 旨在提供身临其境的体验。它们需要近眼显示技术，分辨率远高于每英寸几千像素。μDisplay on-Silicon 技术可提供高达 10 倍的像素密度，以实现近眼显示所需的高分辨率。显示技术和硅正在融合以适应未来的应用。为了实现超低功耗需求和更小的像素尺寸，驱动器或高压 技术现在正在缩小到更先进的节点，以满足这类新应用的需求。

七、总结

我们正处于半导体创新的下一个黄金时代的开始。从经济学角度来看，半导体技术对各个行业都有乘数效应，扩大了价值链，推动了世界经济的持续增长。预计到 2030 年，代工总收入将达到 2500 亿美元左右，推动接近 1 万亿美元的半导体市场，并支持 3 万亿美元的电子市场和 12 万亿美元的信息技术产业 。半导体行业将通过创新的 IC 设计推动数字化转型，这些设计释放出惊人的功能，并以更快、更节能、更经济的方式增强强大的计算能力。半导体的创新和不断进步对于解决我们的挑战、丰富我们的生活和创造未来更美好的世界至关重要。

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